ビアのあるマイクロストリップラインの特性解析 Part 6（まとめ）

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Part 1からPart 5までで検討した内容をこのパートでまとめておきます。

1．ビアを介して層を渡るマイクロストリップラインのSパラメータを良くするためには、層を渡っているビアの近所にグランドビアを打つ。
2．グランドビアも、層を渡っているビアの近傍に2個対称に打つだけでは、Sパラメータ（特にS11とS21）の大きな改善が見られない（Part 3）
3．現在の所、マイクロストリップラインが層を渡るビアの近辺に対称に6個のビアを打った場合が最良の結果を得られる。
でした。
　今回シミュレーションしたマイクロストリップラインの構造をまとめておきます。
プリント基板の層構成
第1層：銅箔（t=40um）
誘電体：FR-4（Er=4.5、t=220um、tanδ= .0004）
第2層：銅箔（t=35um）
誘電体：FR-4（Er=4.5、t=930um、tanδ= .0004）
第3層：銅箔（t=35um）
誘電体：FR-4（Er=4.5、t=220um、tanδ= .0004）
第4層：銅箔（t=40um）
 
マイクロストリップラインの幅と長さ
幅 W=0.4mm
全長 L=40mm
 
ビアの直径とスルーホールの直径
ビアの直径 R=0.3mm
スルーホールの直径　r=0.2mm
 
グランドビアの配置寸法（図1の通り）
 
best_result_layout.jpg

 

図1　最良の結果を得ることができたグランドビアレイアウト（クリックで拡大）
 
　くどいですが、このレイアウトで得られたSパラメータ（S11とS21）を図2の示します。
 
6holes_via_through_L1_2_L4_Spara.jpg

 

図2　図1のレイアウトで得られたベストのSパラメーター（クリックして拡大）
　ここまでデータがそろったので、次回は実際にこ
の寸法でマイクロストリップラインを作ってみて、S11、S21の実測データがあうかどうか、検証してみたいと思います。
　最後になりましたが、Genesysを使わせていただき、さらに操作上の質問に対しても丁寧に対応していただいた、アジレントテクノロジー様（現：キーサイトテクノロジー様）に深く感謝いたします。
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ビアのあるマイクロストリップラインの特性解析 Part 5

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　Part4で紹介した、グランドビアはL2とL3を接続するだけにしていたのです。これは計算スピードを上げる為なのですが、このような構成を実際のプリント基板で作ろうとすると、とんでもないコストがかかります。

 
　そこで、ビアは、L1 – L2 – L3 – L4とまさに「貫通ビア」にする必要があります。その為には、ビアのパーツをグランドビアの所にあと2つ追加することにします。
 
　ビアのプロパティとして、どこの層からどこの層まで貫通させるか、というものがあるのですが、最初に追加したビアは、L1からL2まで（図ではM1からM2となっているが、MはMetalの略で、金属層のこと）の物1個（図1）とL3からL4までのもの1個（図2）です。L2からL3にわたるビアはそのまま使いました。なお、図1と図2では、それぞれのビアをずらして見やすくしてあります。
6holes_via_property.jpg
図1　L1からL2にわたる貫通ビアのプロパティ
6holes_via_property2.jpg
図2　L3からL4にわたる貫通ビアのプロパティ
　では、Part4の最後でベストの結果（共振点が無い）を出したグランドビアの配置（Part4の図5）はそのままで、L1からL4までの貫通ビアを、図2図3の要領で取り付けてシミュレーションした例を図4に示します。
6holes_via_through_L1_2_L4_Spara.jpg
図4　Part4の図5と同様のグランドビアの配列で、グランドビアをL1からL4まで全てに配置した場合
 
　残念ながら、2.7GHzと3.5GHｚ近辺に共振点が出てしまいました。これは、マイクロストリップラインの近傍に金属があるためでしょう。
 
　マイクロストリップラインがL1からL4へと遷移する近辺には、6つのビアがあり、そのビアの金属（特にグランドに接続されているビア）とマイクロストリップラインの相互の影響により、共振点が生まれた物を推察されます。
 
幸いなのは、それほど大きな共振点ではなく、おそらくこの程度ならシグナルインテグリティに影響はでないであろう、と言うことです。
 
　図4の特性よりももっと良い物が得られないかどうか、いろいろやってみましたが、Part4の図5ほどのものは得られず断念しました。 
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ビアのあるマイクロストリップラインの特性解析 Part 4

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L1からL4へ遷移するマイクロストリップラインのビアには、縦方向に電流が流れるわけですが、この電流の戻り（リターン）を確保するため、その信号ラインビアの近辺にあるグランドにビアを設けることで、周波数特性（S11、S２１）が改善することが分かりました。

　前回ではグランドのビアの数は2個でしたが、図1のように4個に増やしてみました。
4vias_nearby_via_of_msl.jpg
図1　L1からL4にわたるビアの近辺にあるグランドに4個のビアを打つ
　この状態のSパラメータ（S11、S21）は図2の通り。
4holes_nearby_VIA.jpg
図3　グランドビアを4個打った場合
　2個の時より若干ですが改善されています。さらにもう2個、つまり合計6個のグランドビアを打った状態を図３に示します。
6holes_nearby_VIA.jpg
図3　L1からL4にわたるビアの近辺にあるグランドに6個のビアを打つ
　この時のSパラメータの計算結果を図4に示します。
6vias_nearby_via_of_msl.jpg
図4　グランドビアを6個打った時のSパラメータ計算結果
　かなり改善できました。それでもまだ共振点が残っています。そこで、6つのグランドビアの配置を変えて共振点が無くなるか、試行錯誤することにしました。「カット＆トライ」のようで、あまり褒められた方法ではありませんが、せっかくシミュレータがあるのでトライすることにしました。
　いくつかのパターンを試したところ、図5の配列がベストと分かりました。
best_6holes_nearby_VIA.jpg
図5　Sパラメータを最適化した6個のグランドビアの配置
　この配置の時のSパラメーターが図6です。
Best_S_Parameters.jpg
図6　図5の配列で、最良のSパラメータを得た。これなら文句はないはず。
　さて、これで一安心と思ったのですが、ふとレイアウトを見直して「これは現実とは違う」と気がつきました。その件に関しては、次回をお楽しみに。
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ビアのあるマイクロストリップラインの特性解析 Part 3

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　前回までで、ビアのあるマイクロストリップラインの特性に関するシミュレーションの基本は出来たと思います。 

　ですが、まだ共振点が残っているのでこれを無くす必要があります。そこで、レイアウトモデルを以下のように見直しました。
 
1．今までは、グランド面（L2、L３）を、それぞれL1とL4の対になる部分にしか配置していなかった（図1）のを、L1の下にもL3を、L4の上にもL2を配置した（図2）
Cross_section_1.jpg
図1　従来のシミュレーションで使ったビアのクロスセクション　一部グランドが無い
Cross_section_2.jpg
図２　今回からシミュレーションで使うビアのクロスセクション　全ての層にグランドがある
 
2．ビアの形状を長方形であったのを、円形形状にした（より現実に近いものとした）（図3）
connect_lines_by_round_via.jpg
 図3　ビアの形状を丸形にした
 
3．コネクタ近辺に、全グランド面（L2とL3）を接続するビアをもうける（これも現実の回路に近づける為）（図4）
via_nearby_connector.jpg
 図4　コネクタのすぐそばにグランドビアを打つ
 
　これらの対策を行って、まずはL1とL4間のラインの接続に丸形ビアをつけたときの、S21とS11を計算してみました。その結果が図5です。
S21_S11_dara_of_1_round_via.jpg
図5　L1とL4のラインを1個の丸形ビアで接続したときのSパラメータ
 
　正直なところ、これでは使い物になりません。ではどうするか？実は、Part2で紹介したモデルでは、ビアの周りのグランドは相互に接続されており、ビアに沿って縦方向にも電流が流れるようになっていたのです。その為、電流分布が以下の図6のようになっていました。
3d_current.jpg
図6　ビア付近の電流分布。マイクロストリップラインのビアの周りにもグランドがあるのが分かる。
　今回もこれを行います。その為には、マイクロストリップラインをL1からL2に接続するためのビアの他に、そのビアの周りにもグランドを相互に接続するビアを打ちます。その様子が図7です。 
via2_nearby_via_of_microstr.jpg
図7　L1からL4へわたるマイクロストリップラインのビアの近傍にグランドビアを打つ
 
　この時のSパラメータが図8です。
via2_near_via_of_microstrip.jpg
 図8　グランドビアを追加することによる周波数特性の変化
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ビアのあるマイクロストリップラインの特性解析 Part 2

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　前回は、とりあえず中間にビアがあって、第1層から第4層へと変わるマイクロストリップラインの特性を、Genesysを使ってシミュレーションするための方法を示しました。
　実はこのやり方は、私が参加したアジレントテクノロジー様主催の
ジレントEEsof EDA フォーラム2008でお会いした、Genesys専任のアプリケーションエンジニアに教えていただいた方法です。フォーラム参加時、お互いに時間があったので、そのアプリケーションエンジニアの方に別室で手取り足取り教えていただきました。
 
　アジレントのUさん、本当にありがとうございました。
 
　これからの目標は、この形状をひな形にして、前回見られた共振点を無くし、リーズナブルな特性を持つマイクロストリップラインの形状を見つける事とします。
　まず考えるべきは、なぜこのような共振点が出来たかです。
 
　最も考えられるのは、ビアの部分が分布定数回路ではなく、集中定数回路部品、すなわちインダクタンス成分にみえている、ということでしょう。
 
　前回の図（図１として再掲）ビアの部分の金属（グランド）の抜きが多いように感じます。つまり、分布定数回路をミクロでみると、小さなインダクタンスが直列に接続され、そのインダクタンスとグランド間にキャパシタンスが並んでいるということになっているのですが、この構造が大きく崩れているのではないか、と考えました。
 
Close_look.jpg
　図1　最初のシミュレーションの形状　マイクロストリップラインとグランドの間隙は0.2mm
　そこで、伝送線路とグランド間のキャパシタンス成分を増やして、集中定数回路的にみえるようにするため、ビア部分のマイクロストリップラインとグランド間の距離を、0.2mmから、0.1mmにしてみました（図2）
 
narrow_gap.jpg
図2　マイクロストリップラインとグランドの間隔を0.1mmにした
　その時のSパラメータが図３です。
narrow_gap_S_parameter.jpg
図3　図2の形状時のSパラメーター
 
　やはり2.5GHz付近に共振点はあるものの、S21のデータが若干よくなり、S11は共振点における値はあまり変化はないものの、全体的に良い方向（値が小さくなっている）に向かっています。
 
　そこで、縦方向だけでなく、横方向のギャップも狭くしてみたらどうなるかシミュレーションすることにしました。
　0.65mmのギャップを0.15mmまで狭くしてみたのです。その時の形状が、図4です。
 
most_narrowest_gap.jpg
図4　ギャップを0.15mm x 0.1mmとした
 
　図4の形状でシミュレーションを行った結果が図5です。
 
most_narrowest_gap_S_para2
図5　共振点が高い周波数に移動したがあまり改善は無かった
 
　共振点は高いところに移動したものの、残念ながら良い結果は得られませんでした。その後、いろいろとギャップを変えてみたのですが、あまり良い結果が得られません。とにかく共振点が消えないのです。
 
　そこで、シミュレーションに使っているモデルを考え直すことにしました。特に、今回のモデルの場合は、計算時間を高速にするため、L1の下にあるのは、誘電体層とL2だけで、その下の誘電体層やL3は無いことになっています。L4層も同様です。
　ビアの部分は、全ての層を横断するわけですから、全ての金属層及び誘電体層の影響があるはずです。
 
　最終的にモデルを作り直すことにしました。
 
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ビアのあるマイクロストリップラインの特性解析 Part 1

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　アジレントテクノロジー様（現：キーサイト・テクノロジー様）ご厚意により、パーソナル電磁界シミュレータ、Genesysを使わせていただいています。

　前々から気になっていた、ビアのあるマイクロストリップラインの特性解析を、Genesysを使って行ってみました。
 
　特に、前回のデバッグの時に苦労した経験から、電磁界シミュレータで確認してみたかったのです。Sパラメータがリーズナブルな値となる条件を割り出せれば、その条件で実際のマイクロストリップラインを作成し、特性を測定してシミュレータの結果とどの程度あうか確認してみたいと思います。
 
　今回はその一回目で、取り上げるのは、層板の第1層から第4層へビア経由でつながっているマイクロストリップラインです。
 
　層構成は以下の通り。
 
第1層：銅箔（t=40um）
誘電体：FR-4（Er=4.5、t=220um、tanδ= .0004）
第2層：銅箔（t=35um）
誘電体：FR-4（Er=4.5、t=930um、tanδ= .0004）
第3層：銅箔（t=35um）
誘電体：FR-4（Er=4.5、t=220um、tanδ= .0004）
第4層：銅箔（t=40um）
 
　マイクロストリップラインの全長は40mmとし、中間の20mmにビアを打って、マイクロストリップラインが、第1層から第4層へと層が変化します。
　シミュレーション用の図面（Layout）を以下の図１に示します。
First_Model.jpg
図１　解析するマイクロストリップラインの外観図
　
　さらに、ビアの部分を拡大したものが図２です。
Close_look.jpg
図２　図１のVIA部分の拡大図
 
　シミュレーション時間を短縮するため、第1層の下には誘電体とベタグランドの第2層しかなく、その下には、第3層、第4層はありません。同様に、第4層とベタグランドの第3層の上には第2層、第1層はありません。立体的に見ると図3のようになっています。
3d_current.jpg
図3　ビア部分の立体図（アジレントテクノロジー様ご提供）
 
　さて、このレイアウトで0GHzから5GHzまでSパラメータ（S11、S21）を計算してみました。その結果が図4です。
S_Parameters.jpg
図4　図1の形状でシミュレーションした結果
 
　特に考慮をしているわけではないので、2.5GHz付近に急峻な共振点があります。この特性のまま高速の立ち上がりを持つステップ信号を通すと、立ち上がり部に約2.5GHzの周期を持ったリンギングが発生します。これを無くすことが最終目標です。
 
　で、検討を重ねた結果、最も良かった形状のSパラメータが図5です。
Best_S_Parameters.jpg
　Part 2以降は、この図5の特性になるようにどのような事をしたか、を順次紹介します。
 
Part2はこちらをクリックしてください。

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アジレントテクノロジー様のご厚意でGenesys応用例連載開始

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　アジレントテクノロジー様キーサイトテクノロジー様のご厚意により、パーソナル電磁界シミュレータ、Genesysを使わせていただいてます。
 
　このソフトウエアを使って、ビアを持ったマイクロストリップラインの特性をどうやったら良くできるか、に関する特設記事を「事例紹介」のコーナーで連載を始めました。スタートは2008年11月1日です。
 
　既に、最も良いと思われる構造は見つけてありますが、この構造通りに実際にマイクロストリップラインを作り、特性を測定してその構造の優位性を確認する予定です。
 
　どうぞご期待ください。

アジレントテクノロジー様のGENESYSを使った事例を掲載しました

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アジレントテクノロジー様キーサイトテクノロジー様が開発・販売している「GENESYS」を使った事例を掲載しました。

購入までは至っていませんが、30日間の無償ライセンスを発行していただいたので、それを使って、4月に作成した、マイクロストリップラインのインピーダンスの問題を解析してみました。
 
 
をご覧ください。

プリプレグの誘電率は2.7だったのか？

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8月29日に、アジレントテクノロジ社キーサイトテクノロジ様が主催する「50万円台からの高周波シミュレータGENESYS体験セミナ」に参加してきました。

　この手の高周波シミュレータは、同じアジレントテクノロジ社キーサイトテクノロジ社のADSが有名ですが、あまりにも高価（最低構成で120万円）なので手が出ません。
　一方、「GENESYS」は50万円台からということで、なんとか手が出るかもしれない、と思い、体験セミナーに参加してきました。
　それに先立ち、GENESYSの体験版を入手し、30日間すべての機能が使えるライセンスキーを発行してもらいました。
　結果的にはGENESYSでは、私がやりたいこと（マイクロストリップラインで接続された高速シリアル信号のアイパターン観測）ができないことがわかり、それを行うためにはADSが必要で、年間保守料込みで375万円かかるとのこと。これでは手が出ません。
　ですが、せっかくGENESYSのライセンスがあるので、前回のプリント基板のマイクロストリップラインのインピーダンスに関して別の観点からGENESYSと実測データを元に検証してゆきたいと思います。
まず、下の図をご覧ください。
080414_NEW_PCB_TDR_PropDela.jpg

これは何を意味しているかと言うと、テストクーポンの長さ130mmに対してマイクロストリップラインの入り口（Start）から出口（End）までの時間を測定し、実効誘電率を測定しています。画面右のDielectric cがその値です。ここでは「2.16」という値が測定されました。

この実効誘電率をGENESYSの機能「TLINE」を使って計算してみました。条件は、前回と同じで以下の通り。
  1. プリプレグの誘電率は3.6
  2. マイクロストリップラインの幅は、0.5mm
  3. プリプレグの厚みは0.24mm
  4. 銅箔の厚みは35μm（0.035mm）

この条件で計算すると、確かにマイクロストリップラインのインピーダンスは約50オームになるのですが、実効誘電率が大きく違い、GENESYSの計算では、「2.73」とでました。実測値は「2.16」です。

ER_3_6.jpg

おそらく実測値は間違いないでしょうから、あとはGENESYSに入力するパラメータがおかしいということになります。で、やっぱり気になるのは誘電率です。

ER_2_7-h_02.jpg

誘電率のみを変えても実効誘電率が2.16に近づかなかったため、今度はプリプレグの厚みを、0.25mmから0.2mmにしてみました。すると、実効誘電率が2.16と、実験値に非常に近い値が得られました。

さらにGENESYSのタイムドメイン機能を用いて、最初の図と同じTDR画面を再現してみました。この再現では、コネクタのモデルがありませんので、TDR波形の暴れは再現されません。しかしながら、マイクロストリップラインの上を伝搬する波のスピードは測定することができます。

Genesys_TDR.jpg　マイクロストリップラインの条件は、先ほど計算したときと同じで、

  1. プリプレグの誘電率は2.7
  2. マイクロストリップラインの幅は、0.5mm
  3. プリプレグの厚みは0.2mm
  4. 銅箔の厚みは35μm（0.035mm）
です。
　当然特性インピーダンスは50オームに近くなります。さらにマイクロストリップラインの入り口から出口までの時間は約1.3nsと、TDR波形で実測した時間とほぼ同じでした。
 
これから導かれる結論は、「プリプレグの誘電率は2.7であった」ということです。ちょっと信じられない値ですが、実測と理論値がこうもぴったり合うと信じないわけにはゆきません。時間があれば、この基板のプリプレグのみを抜き出し誘電率を計ってみたいと思います。

1.5Gbps高速シリアル信号のデバッグが終わりました

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　このサイトをオープンしたときにご報告した、1.5Gbps高速シリアル信号回路のデバッグが終了しました。

　残念ながら詳細な回路動作に関しては、クライアント様との守秘義務があるので話せませんが、なんとかクライアント様を満足させることができました。

　ポイントは、

  1. マイクロストリップラインのインピーダンスが50Ωからずれると、ISIの発生原因になる
  2. 波形観測時、半田付けプローブを使うことによって、波形観測の信頼性が格段に上がる

でしょうか？

　特に半田付けプローブ強力なツールとなりました。

　この場を借りて、半田付けプローブ、D350STを快く貸し出していただいた、レクロイジャパン株式会社 （現テレダイン・レクロイ・ジャパン）様に厚く御礼申し上げます。

　詳細に関しては、以下のエントリーを参照ください。

再製作したプリント基板のMicrostrip Lineは50オーム
半田付けプローブを使ってデバッグを行う（Part 1）
半田付けプローブを使ってデバッグを行う（Part 2）
半田付けプローブで観測した波形