Part 1からPart 5までで検討した内容をこのパートでまとめておきます。
第2層:銅箔(t=35um)
誘電体:FR-4(Er=4.5、t=930um、tanδ= .0004)
第3層:銅箔(t=35um)
誘電体:FR-4(Er=4.5、t=220um、tanδ= .0004)
第4層:銅箔(t=40um)
の寸法でマイクロストリップラインを作ってみて、S11、S21の実測データがあうかどうか、検証してみたいと思います。
Part 1からPart 5までで検討した内容をこのパートでまとめておきます。
Part4で紹介した、グランドビアはL2とL3を接続するだけにしていたのです。これは計算スピードを上げる為なのですが、このような構成を実際のプリント基板で作ろうとすると、とんでもないコストがかかります。
L1からL4へ遷移するマイクロストリップラインのビアには、縦方向に電流が流れるわけですが、この電流の戻り(リターン)を確保するため、その信号ラインビアの近辺にあるグランドにビアを設けることで、周波数特性(S11、S21)が改善することが分かりました。
前回までで、ビアのあるマイクロストリップラインの特性に関するシミュレーションの基本は出来たと思います。
アジレントテクノロジー様(現:キーサイト・テクノロジー様)ご厚意により、パーソナル電磁界シミュレータ、Genesysを使わせていただいています。
8月29日に、アジレントテクノロジ社キーサイトテクノロジ様が主催する「50万円台からの高周波シミュレータGENESYS体験セミナ」に参加してきました。
これは何を意味しているかと言うと、テストクーポンの長さ130mmに対してマイクロストリップラインの入り口(Start)から出口(End)までの時間を測定し、実効誘電率を測定しています。画面右のDielectric cがその値です。ここでは「2.16」という値が測定されました。
この条件で計算すると、確かにマイクロストリップラインのインピーダンスは約50オームになるのですが、実効誘電率が大きく違い、GENESYSの計算では、「2.73」とでました。実測値は「2.16」です。
おそらく実測値は間違いないでしょうから、あとはGENESYSに入力するパラメータがおかしいということになります。で、やっぱり気になるのは誘電率です。
誘電率のみを変えても実効誘電率が2.16に近づかなかったため、今度はプリプレグの厚みを、0.25mmから0.2mmにしてみました。すると、実効誘電率が2.16と、実験値に非常に近い値が得られました。
さらにGENESYSのタイムドメイン機能を用いて、最初の図と同じTDR画面を再現してみました。この再現では、コネクタのモデルがありませんので、TDR波形の暴れは再現されません。しかしながら、マイクロストリップラインの上を伝搬する波のスピードは測定することができます。
マイクロストリップラインの条件は、先ほど計算したときと同じで、
さて、ここまでで波形観測の準備が整いました。この回路はクライアント様との守秘義務契約があるため、詳しくは解説できませんが、いくつかの波形をピックアップして紹介します。
以下の波形は、青いトレースのネガティブ・ゴーイングエッジを基準として、上のピンクと紫の波形の時間位置が同じかどうか確認しています。観測された波形から、時間位置がぴったり合っており、設計ミスが無かったことが確認できました。
続いて、基板上でアイパターンの品質が最も問題のあるところの波形を観測してみました。とても綺麗なアイパターンです。マイクロストリップラインのインピーダンスが50オームにコントロールされた結果です。
続いて、750MHzのクロックエッジが、1.5Gbpsのデータをラッチするところのタイミングを観測してみました。もう少し拡大すればわかりやすかったのですが、クロックがデータのど真ん中でラッチしていることが分かります。
最後に、「メタステーブル」状態が観測されるはずの所を観測してみました。見事にメタステーブル状態を捕らえていることが分かります。
ダンピング抵抗経由でプローブを取り付けた状態が下図です。ここでは1.27mmピッチのICの差動入力端子にダンピング抵抗を半田付けして、プローブを取り付けています。
とにかくプローブの先端を半田付けしてしまえば、あとはデジタル・オシロスコープの操作に集中でき、かつ基板が反ることもなくなります。
とにかく基板が反ると、この基板の上に取り付けてあるチップ部品(ほとんどが1005、つまり1.0mm x 0.5mmの大きさ)が外れたり、割れたりするので、半田付けプローブは本当に助かります。