ATEサービス株式会社様のブースを後にして、メンターグラフィックスジャパン様のブースに向かいます。いやー、この不況期に結構な人手ですね。ちょっと驚きました。

　実は、昨年このEDSフェアに参加したおり、メンターグラフィックスジャパン様が、プリント基板向けに開発したPIソリューションツール、「Hyperlynx PI」を発表され、その発表の際に担当者の方と名刺交換をし、その時に、「パワーインテグリティのすべて」を翻訳中であることをお話しし、翻訳が出来たらまたお会いしましょう、というお話しになっておりました。

　正直、私のような中小零細の個人事業主と会っていただけるか不安でしたが、昨年名刺交換した方と事前にメールでアポイントを取ことができ、大変ありがたく思いました。

　さて、お約束の14時にメンターグラフィックス様のブースにお邪魔したのですが、上記の写真のような混雑で、担当者を捜すのが容易ではなく、結構ウロウロしてました。でも、やっと合うことができ、今回翻訳した「パワーインテグリティのすべて」をお渡しできました。

　本をお渡しした後、担当者の方とお話しをしたのですが、ちょっと意外な事実が分かりました。

1．日本でのお客様は、パワーインテグリティ（以下PI）ソリューションツールへの関心はそれなりにあるが、意図しない売れ方をしている。

2．PI解析はプリント基板設計前に行って、ある程度PIを確保を確保した上でプリント基板のアートワーク設計に入ると、想定していたが、多くのお客様が、「PIの不具合によるノイズは、シミュレータでは予見できるはずがない。だから、プリント基板設計が出来上がった後でないと解析不可能である」という見解をもっており、我々としては戸惑ってる。

　とのお話しでした。特に、「ノイズはシミュレータでは予見できない」という認識には、とてもびっくりさせられました。

　個人的には、EMI（不要輻射ノイズ）の問題は、SIやPIが確保されていないからこそ問題になると思っています。従って、SIやPIのソリューションを使って、電磁界解析を行えば、かなり高い確率で予見可能なはずです。

　純粋に「ノイズ」と言われるのは、いわゆる「熱雑音によるランダムノイズ」のみで、他は何か理由があって「信号源」が発生し、そこから出る電波を「不要輻射ノイズ」と呼んでいるに過ぎません。この不要な「信号源」を予め予見できるらな、これに越したことはありません。

　これは、ジッタにも言えることで、ジッタの中で、原因があって発生するジッタを「デタミニスティック・ジッタ（Deterministic Jitter）と呼びます。これは何らかの原因があって発生するジッタで、この発生原因を取り除けば、トータルなジッタは減り、熱雑音によるランダムジッタに限りなく近づいて行きます。

　プリント基板設計が済んで、部品実装まで終わった段階でPI解析をしても、不要輻射ノイズ「信号源」が特定できるだけで、手の打ちようがないと思います。もし作成された基板が多数の層構成を持っていたならば、手を打つといよりも新規設計とほとんど変わらないことになり、一回目の試作の意味がありません。

　このことによって、製品の投入時期にもズレが生じ、下手をすると大変な損失を生む可能性を秘めています。

　この話を聞いて、デバッグ・ラボとして何ができるか考えてみたのですが、EDAベンダーさんは、おそらく計測機器をお持ちでないであろうから、デバッグ・ラボが使える測定器を使って、PIソリューションツールと同じ結果が実測でも得られるよ、というのを証明するのが良いのかな、と思い始めました。

　PDNの各種パラメータの測定法は、ざっくりですが「パワーインテグリティのすべて」に記載があります。この方法を使って、EDAベンダーさんが設計したプリント基板のPDNパラメータと、そのデータを元にデバッグ・ラボがその基板を作成し、PDNパラメータを測定した上で、EMIも問題がないことを証明する、というのが良さそうです。

　暫く時間がかかるかもしれませんが（2月中旬から4月始めまでちょっと別のことで急がしいので・・・）、こういった具体例があると、お客様もハッピーになれるし、EDAベンダーさんもハッピー、そして私もハッピーになれます。すこし考えてみましょう。

　あと、メンターグラフィックス様のブースで気になったのは、PCBソリューションツールである、「PADS Suite」。

　現在、PCB設計は外注さんに頼んでいますが、もしかしたらこの手のツールが必要になるかなぁ、とも思ってます。取りあえず「PADS Suite LS」だけ購入して、基板設計を行い、お金が儲かったら、ESまで上げればSI解析も可能だし、Hyperlynx PIとの連携も可能ですね。

　一応「低価格」を謳ってますが、どこまで低価格なのか、ちょっと分からなくてびくびくしてます(^^;)

次ページに続きます。

　EDSフェアは、昨年初めて参加したのですが、パワーインテグリティやシグナルインテグリティ関連のツールが揃っており、特に「パワーインテグリティ」関連のツールがちょこちょこ出てきていて、当時「パワーインテグリティのすべて」の翻訳を始めたこともあり、興味をもって参加できました。

　今年は、昨年パワーインテグリティ関連のツールを取り扱っているベンダーさんと名刺交換したのですが、それらベンダーの方々に、「パワーインテグリティのすべて」が出版されたことを告知し、何らかの形で仕事上のアライアンスができないか、その可能性を探る為に各ベンダーさんの訪問を行ってきました。

　また、今回発行された、「パワーインテグリティのすべて」が、果たして受け入れられるのかどうか、の調査もあります。

　結果的に、結構良い成果が得られたと思います。

　詳しくは、「EDSフェアに参加」のページをご覧下さい。

　DesignCon2010への参加は、今お仕事のお手伝いをしている、「アルテック株式会社」様が、DesignCon2010にて、自社製品（私も開発のお手伝いをしました）を展示するので、是非私にも参加して欲しいという、社長様からの強い要望があり、アルテック株式会社様から全額渡航費用を出していただだけるという、まあ太っ腹な待遇で参加させていただきました。

　結果、自社製品の展示も多くの引き合いが合ったのですが、それ以上に大きな成果（残念ながらここには書けないのですが・・・）があり、とても充実した4日間でした。

　詳しくは、後日掲載予定の、「DesignCon2010に参加」のページをご覧下さい。

が、好調な売れ行きを示しております。

　発売日直後（1月20日）は、Amazon.co.jpのカテゴリ、

 本 > 科学・テクノロジー > 工学 > 電気工学 > 電子工学
にて、70位〜30位あたりをウロウロしていたのですが、ここ一週間ほどは、20位から10位の間で推移しております。本日午前7時現在、14位です。

　また、瞬間最大風速ですが、1月26日朝8時の段階で、

 本 > 科学・テクノロジー > 工学 > 電気工学 > 電子工学

Amazon.co.jpの上記カテゴリにて、2位を記録しました。

　これほど売れるとは思っていませんでしたので、第一刷の印刷部数は少ないのです。この機会に、在庫の無くなる前に、早めのご購入をお勧めします。

　「パワーインテグリティのすべて」は、恐らく日本で初めて刊行される、「パワーインテグリティ」に関する詳細な解説書です。以下、「パワーインテグリティのすべて」の内容をかいつまんで説明いたします。ご購入に対する参考になれば幸いです。

　5章で構成されており、第1章はパワーインテグリティの基本概念が丁寧に解説されています。この章を読めば、「パワーインテグリティ」、「電源分配ネットワーク（PDN）、「ターゲットインピーダンス」、「プレーン」といった、パワーインテグリティを理解するための重要なテクニカルタームの理解が出来ると思います。

　第2章は、PDNの中でも最も重要な概念である「プレーン」の説明と、「プレーン」をどのようにモデリングしてシミュレーションすべきかが議論されています。

　第3章は、同時スイッチングノイズ（SSN）が、PDNに与える影響について言及され、SSNが発生するメカニズムと、その抑制方法が解説されています。

　第4章は、PDNをタイムドメイン上で解析する為の手法を、数学的アプローチで解説しています。

　最後の第5章は、第1章から第4章までの内容をふまえ、パワーインテグリティのテクニックを駆使した応用例が紹介されています。具体的に言うと、

• サンマイクロシステムの高速サーバ
• ラムバス社の高速シリアルリンクI/Oの性能を生かすPCB設計
• IBM社のHyperBGAパッケージの解析と実測
• 高周波における誘電体の誘電率測定法
• デュポン社が開発した基板埋め込み型のデカップリングキャパシタ
• パナソニックが開発したRF/ディジタル回路混載を可能にする、EBG（Electricband Gap）構造

理工書ですので、第一刷はそれほど沢山印刷しておりません。お早めの購入をお勧めいたします。

2008年9月に起きた「リーマンショック」により、世界同時不況の波に洗われ、日本の電子機器製造業は、苦しい状況を強いられております。

　デバッグ・ラボもその余波を受け、受注が極端に減り、2009年度は苦しい一年でありました。

　しかしながら、2009年末より少しずつではありますが、受注物件があり、昨年度よりも多少ながらも「良き年」を迎えられるかもしれない、と思っております。

　皆様のお仕事にも少しでも貢献できれば、と思っておりますので、これまでと同様、デバッグ・ラボを宜しくお願いいたします。

デバッグ・ラボ　代表

國頭　延行

　最後にお知らせです。

　昨年1年をかけて翻訳した、「パワーインテグリティのすべて」が翔泳社様から出版されます。

　 これは、Prentice Hall社から2007年に刊行された、

を翻訳した物で、日本で初めての日本語による「パワーインテグリティ」の解説書です。

　これは、レクロイ・ジャパン株式会社在籍中に考えていた内容をまとめて記事にしたものです。

　位相雑音は信号発生器の安定度を測る指標で、その単位は「dBc/Hz」です。専用の測定器、例えば、アジレント・テクノロジー社の信号源アナライザを使って測定することができます。

　一方、ジッタは、やはり信号の安定度を測る指標で、ジッタ解析機能の付いたデジタル・オシロスコープ、例えば、レクロイ社の、Waverunnerシリーズなどで測定でき（デバッグ・ラボは、Waverunner6200を所有）、その単位は「second（秒）」です。

　それぞれ、「信号の安定度」を測る指標であることに間違いはないのですが、位相雑音は「周波数ドメイン」、ジッタは「タイムドメイン」の単位です。この2つの測定値を結びつけることを証明する文献は非常に少なく、体系的に説明した文献は私が知る限りありませんでした。

　今回の記事では、この2つの測定値を理論的に結びつけ、ジッタ（正確には、タイムインターバルエラー：TIE）を位相雑音に変換することに成功しました。

　詳しくは、トランジスタ技術2009年2月号、3月号の記事をご覧下さい。

2月号の記事の一部を以下に示します。

3月号の記事の一部をPDFファイルで読むことができます。ここをクリックして下さい。

昨年にもましてデバッグ・ラボをご愛顧いただきますようお願いいたします。

デバッグ・ラボ　代表　國頭（くにとう）　延行

ここでは、ビアを介してL1からL4にマイクロストリップラインの経路が変わる場合、どのようにしたら、ロス（S21）と、反射（S11）が少なくなるか、を主題に検討を重ね、一定の結論がでましたので、ここに報告したいと思います。

以下のページをごらん頂ければと思います。

Part6で、現在最も良いSパラメータが得られる例を示しました。今後は、この寸法で実際のマイクロストリップラインを作成し、ネットワークアナライザを使った解析を行いたいと思います。

最後に、Genesysを使わせていただいた、アジレントテクノロジー様に感謝の意を述べさせていただきます。

ありがとうございました。

1．ビアを介して層を渡るマイクロストリップラインのSパラメータを良くするためには、層を渡っているビアの近所にグランドビアを打つ。

2．グランドビアも、層を渡っているビアの近傍に2個対称に打つだけでは、Sパラメータ（特にS11とS21）の大きな改善が見られない（Part 3）

3．現在の所、マイクロストリップラインが層を渡るビアの近辺に対称に6個のビアを打った場合が最良の結果を得られる。

でした。

　今回シミュレーションしたマイクロストリップラインの構造をまとめておきます。

図2　図1のレイアウトで得られたベストのSパラメーター（クリックして拡大）

　ここまでデータがそろったので、次回は実際にこの寸法でマイクロストリップラインを作ってみて、S11、S21の実測データがあうかどうか、検証してみたいと思います。

　最後になりましたが、Genesysを使わせていただき、さらに操作上の質問に対しても丁寧に対応していただいた、アジレントテクノロジー様に深く感謝いたします。

Part5に戻るには、ここをクリックしてください。

　そこで、ビアは、L1 - L2 - L3 - L4とまさに「貫通ビア」にする必要があります。その為には、ビアのパーツをグランドビアの所にあと2つ追加することにします。

　ビアのプロパティとして、どこの層からどこの層まで貫通させるか、というものがあるのですが、最初に追加したビアは、L1からL2まで（図ではM1からM2となっているが、MはMetalの略で、金属層のこと）の物1個（図1）とL3からL4までのもの1個（図2）です。L2からL3にわたるビアはそのまま使いました。なお、図1と図2では、それぞれのビアをずらして見やすくしてあります。

図1　L1からL2にわたる貫通ビアのプロパティ

図2　L3からL4にわたる貫通ビアのプロパティ

　では、Part4の最後でベストの結果（共振点が無い）を出したグランドビアの配置（Part4の図5）はそのままで、L1からL4までの貫通ビアを、図2図3の要領で取り付けてシミュレーションした例を図4に示します。

図4　Part4の図5と同様のグランドビアの配列で、グランドビアをL1からL4まで全てに配置した場合

　残念ながら、2.7GHzと3.5GHｚ近辺に共振点が出てしまいました。これは、マイクロストリップラインの近傍に金属があるためでしょう。

　マイクロストリップラインがL1からL4へと遷移する近辺には、6つのビアがあり、そのビアの金属（特にグランドに接続されているビア）とマイクロストリップラインの相互の影響により、共振点が生まれた物を推察されます。

幸いなのは、それほど大きな共振点ではなく、おそらくこの程度ならシグナルインテグリティに影響はでないであろう、と言うことです。

　図4の特性よりももっと良い物が得られないかどうか、いろいろやってみましたが、Part4の図5ほどのものは得られず断念しました。

　Part4に戻るには、ここをクリックしてください。　　　　　　　　　　　　　　　　　のまとめはPart6で。